韬定律的诞生：华为以系统论重构半导体行业逻辑

本文来自微信公众号：科工力量，作者：石燕红，编辑：周远方

2026年5月25日上午，ISCAS 2026大会的第二天，华为董事、半导体业务部总裁何庭波走上主旨演讲台，正式发布了一项以中文命名、用希腊字母τ作为符号的全新半导体发展原则——韬定律。

就在同一天，她在中国科学院科技论文预发布平台刊发了署名论文，公开了华为过去六年量产381颗芯片的完整数据，以及未来十年的技术演进路线图。

三天前的5月22日，国家发改委月度发布会正式明确“六张网”建设路线，分别是水网、新型电网、算力网、新一代通信网、城市地下管网、物流网。官方表述清晰明确：这些基础设施既可以单独成网运行，更能实现“多网协同”，发挥出“1+1>2”的叠加效果。

这两件事一件是国家级社会基础设施投资布局，一件是半导体领域的学术成果发布，看似毫无关联，底层逻辑却高度重合：都是在原有衡量标准失效后，用系统论思维重新搭建基础设施的分层秩序。

这并不是巧合。早在多年前，任正非就已经把系统论写入了华为的底层发展逻辑。他管理华为有两个核心思路：“一桶浆糊，一杯咖啡”，浆糊用来凝聚十几万员工的组织力量，咖啡用来吸收外界的创新能量。他曾说：“封闭系统内部的热量一定是从高温流到低温，水一定是从高处流到低处，水流到低处不能再回流，那就意味着零降雨量，那么这个世界将全部成为超级沙漠，最后生命就会死亡。”这套“开放系统对抗熵增”的哲学思想，从组织管理一直延伸渗透到了芯片设计领域。

跨层协同的统一标尺

过去三十年间，全球半导体产业一直用“纳米”这一个单位来衡量技术进步。工艺工程师优化沟道长度，电路设计师优化时序，架构师优化流水线，系统工程师优化网络拓扑——四类从业者各用各的单位、各看各的指标，跨环节协同只能依赖“经验”和“行业惯例”，每一次跨层协作都会产生大量不必要的损耗。

τ缩微想要解决的，就是给四类从业者一个统一的衡量标准：从晶体管开关的皮秒级，一直到数据中心响应的秒级，一共横跨十二个量级，全链路用同一个单位统一衡量。任何一个层级的局部优化，必须能传导到系统末端体现出实际效果，才算是有效的改进。

如果这个逻辑落地，将会潜移默化改变整个产业的资源分配方向。过去资本和人才都扎堆往光刻机领域涌，因为“纳米数值”是行业唯一的进步标准。现在τ原则告诉行业，封装、互连、EDA工具同样可以推动技术进步，资金和人才的流向也会随之调整。

不过这一思路落地仍有不确定性：台积电的架构师也在讨论“信号延迟”比“沟道长度”更能反映芯片真实性能；英特尔的先进封装团队也在摸索如何压缩数据搬运时间。华为做的是把这套思路整理成系统化的理论写成论文，但“系统化”并不等同于“标准化”。τ原则能否成为行业共识，最终取决于生态的覆盖广度，而非技术逻辑本身是否正确。

逻辑折叠：垂直堆叠出全新性能

华为为τ缩微做的第一个量产验证，就是逻辑折叠（Logic Folding）技术。传统芯片设计把晶体管平铺在二维平面上，数字电路、模拟电路、存储电路各占一块区域。而Logic Folding打破了这种平面布局的假设，在设计阶段就把精细到门电路和触发器级别的内部电路，重新分配到垂直堆叠的多个有源层中。

这并不是简单的垂直堆叠，普通堆叠只是1+1=2的叠加，而逻辑折叠可以拼出行业从未有过的全新性能。根据华为在ISCAS 2026演讲公开的PPT数据，麒麟2026的晶体管密度从155 MTr/mm²提升到238 MTr/mm²，涨幅达到53.5%；性能核能效提升41%，CPU峰值频率提升12.7%至3.1GHz，SRAM运行频率提升超过40%。这样的提升幅度，放在过去通常需要三个制程代际的技术演进才能实现。

不过垂直堆叠也带来了新挑战：散热难度变大，测试流程更复杂，良率控制的要求也更苛刻。台积电SoIC、英特尔Foveros也都在朝着同一方向探索。过去行业比的是谁能把芯片平面铺得更大，现在比的是谁能把层级叠得更巧妙，而“叠得巧”本身就没有标准答案。

这里就能看出华为系统论哲学的影响。任正非的“浆糊哲学”本质就是连接思维：承认单个模块的能力有限，但强调通过连接形成更大的系统效能。放到芯片领域来看，数字、模拟、存储单个模块的能力都是有限的，但通过全新的连接方式黏合为整体，整体性能就会发生质的改变。

重新定义行业衡量基准

何庭波的论文中，最容易被低估的野心，是发起基准测试的革命。

旧的行业规则是用Linpack和SPEC测试，只给出一个标量分数，默认芯片性能可以简化成一个数字。而新的规则应该是：暴露系统每一层的时间瓶颈，引导资本和人才流向瓶颈环节。τ剖面基准不会给出一个总分，而是输出一组向量，把每一层的τ数值分别标注出来，τ占比最高的层级，自然而然就是下一轮产业投资的方向。

谁能定义行业基准，谁就能决定整个产业链的资本流向。过去这项权力一直掌握在Linpack、MLPerf和SPEC这些由欧美主导的基准组织手中。

何庭波同时呼吁面向τ的EDA工具链开源开放，称“面向τ的原生工具链是未来十年最重要的赋能投资”。这其实是一份共建邀请，邀请的对象包括华大九天、概伦电子等国产EDA厂商，包括中科院计算所这类国家级研究机构，也面向全球所有愿意加入这条路线的厂商和研究团队。

不过定义行业标准，从来都不只是技术问题，更是生态问题。英伟达的CUDA并不是最早的并行计算框架，却因为拥有最大的生态成为了事实标准。目前τ剖面基准还只是一个技术提案，没有成为IEEE标准，也没有获得主流芯片公司的共识。它能不能成为下一代半导体行业的默认规则，取决于有多少参与者愿意使用它、围绕它搭建自己的研发流程。

从芯片到社会基建的同构逻辑

把“六张网”建设、AI技术框架、τ缩微三件事放在一起观察，就能看到一幅更宏大的行业图景。

宏观层面，“六张网”是社会级的基础设施分层架构——电网支撑算力网，算力网支撑通信网，通信网支撑物流网的智能化调度，层层递进，互为底座。

中观层面，业内提出的AI 12层框架，描绘了从能源、芯片、算力到AI原生经济生态的技术经济系统演化路径。

微观层面，τ缩微正在芯片内部重新搭建基础设施秩序，从晶体管到电路到芯片再到完整系统，十二个量级的分层结构中，每一层都是下一层的基础设施。

三者的底层逻辑完全一致：不追求单点突破，而是强调系统协同；不追求封闭垄断，而是坚持开放共建；不照搬现成模板，而是根据自身禀赋寻找最优路径。当社会基础设施和技术基础设施都按照同一套系统论逻辑推进时，就会产生跨尺度的共振——社会级的算力网投资会牵引芯片级的τ优化，芯片级的效率提升又会反过来助力社会级的能耗节约和算力普惠。

这正是“1+1>2”的真正含义：它不是简单的数量叠加，而是不同属性的系统通过协同产生的全新效能涌现。

AI集群：从追求单芯片速度到全系统协同

如果说手机SoC是“一颗芯片就是一整个系统”，那么AI数据中心就是要让几百甚至几千颗芯片像一台机器一样协同工作，这是全球行业都要面对的共同难题。微软、谷歌、英伟达都要面对同一个现实：大型AI集群中，超过80%的能量消耗在了数据搬运环节，超过70%的系统成本分配给了存储。

这意味着优化的核心必须从“计算速度有多快”转向“数据搬运路径有多短”。华为给出的方案是三件套：UnifiedBus统一总线、Hi-ONE光互连、3D Folding立体封装。UnifiedBus把机箱内外的多层协议栈压缩成一层，实现内存语义直接传输；Hi-ONE将电互连段压缩到5厘米以内，同时用光互连把系统连接距离延伸到100米级别；3D Folding解决了一个行业长期存在的几何矛盾——传统封装下，计算能力随芯片面积增长，但内存带宽和供电只能沿着芯片边缘线性增长，两者的差距会越来越大。3D Folding把资源从边缘迁移到芯片表面，让内存和供电能力也能跟上计算能力的扩张节奏。

根据论文公布的路线图，昇腾950以及后续的昇腾960/970会先采用Chiplet、2.5D扇出等成熟技术组合；到2030年前后，华为会把逻辑折叠技术引入AI芯片；此后System Folding会成为2035年之前的主要演进方向。到2035年，AI硬件集成度预计会比当前提升100倍以上。

从更宏观的视角看，国家发改委提出的“六张网”中，算力网被放在和电网、通信网同等重要的位置。算力网不能凭空存在，它需要芯片层的τ优化来降低单位算力能耗，而芯片层的技术迭代也需要算力网的系统协同来实现规模效应。这正是“六张网”提出的“多网协同”在微观芯片领域的映射：芯片和算力网互为底座，互相牵引发展。

不过这套思路目前主要服务于华为自用的AI训练集群，还没有对外开放形成统一生态，是否具备普遍适用性还需要时间验证。更关键的是，英伟达已经用NVLink和NVSwitch建立了成熟的互联生态，形成了巨大的用户惯性，要打破这种惯性，仅靠技术逻辑的正确是不够的。

基于自身禀赋的主动选择

华为选择τ缩微和Logic Folding路线，并不是因为华为比其他厂商更聪明，而是因为华为自身的资源条件和其他玩家不同。

先进光刻工艺受限，这是摆在明面上的约束。但华为也有自身的优势：工程师储备充足，国内市场空间巨大，封装产能充足，过去六年已经量产了381颗芯片积累了足够经验。在这样的条件下，硬追纳米制程是“以短击长”，聚焦封装、互连、3D堆叠才是“扬长避短”。

这并不是被逼无奈的权宜之计。林毅夫最近在《为建设世界经济学研究的新中心而努力》中强调，经济学研究要“以马克思主义为指导，从物质第一性的禀赋条件出发”。这个判断放到芯片领域同样成立：华为是根据自身禀赋条件寻找最优发展路径，而不是照搬“追赶下一个光刻节点”的现成模板。就算没有EUV封锁，十亿美元级的设计预算、不再下降的晶体管成本，也会把整个行业逼到这个发展路口，华为只是先一步走到了这里。

不过先到一步，并不代表就能走完全程。

脱离先进制程的主流路线，意味着在衔接生态、获取标准IP、参与行业联盟时可能需要付出额外的隐形成本。当整个产业的工具链、IP核、代工服务都围绕纳米制程运转时，走τ缩微路线，是一条“账面上划算”但“落地过程孤独”的路。这条路是否存在天花板？当主流供应继续向前推进时，这条技术路线未来会不会错失其他机会？目前还没有答案。可以确定的是，华为没有退路，只能把手里这副牌打到最好。

旧路收窄，新规则需要行业共建

摩尔定律统治半导体行业六十年，依靠的不只是技术正确性，更是它把一个极度复杂的产业系统压缩成了一个所有人都能读懂的数字。这个数字足够简单，简单到可以成为资本配置的信号、工程师的职业坐标、国家竞争力的衡量单位。它的力量不在于精确，而在于共识。

τ缩微想要用一组向量替换这个单一标量。它告诉行业：技术进步不是一个数字，而是一张系统剖面图——要清晰展示每一层的瓶颈在哪里，哪一层是制约全局的核心约束。这张图比单一数字复杂得多，也真实得多。

但行业度量衡的迭代从来都不是“更真实的标准”自动胜出，真正决定一套标准能否立住脚的，是有多少从业者愿意围绕它重新组织自己的工作流程。

这才是何庭波这篇论文最深层的野心：它不是发表一篇单纯的技术文章，而是邀请整个产业换一套思考框架。当足够多的人开始用同一套问题框架思考半导体发展，产业的发展重心就会悄然转移——这不是因为谁下达了命令，而是因为新的标尺，已经开始丈量新的产业地图。